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創(chuàng)新型自設(shè)計(jì)計(jì)算機(jī)體系結(jié)構(gòu)開發(fā)實(shí)驗(yàn)箱

簡要描述:創(chuàng)新型自設(shè)計(jì)計(jì)算機(jī)體系結(jié)構(gòu)開發(fā)實(shí)驗(yàn)箱實(shí)驗(yàn)平臺架構(gòu)與特點(diǎn)
1、*基于FPGA/CPLD的模塊架構(gòu),結(jié)構(gòu)支持USB的GPIF高速傳送,組成如下:
1)USB設(shè)備開發(fā)與接口模塊:包含USB核心器件CY7C68013(含8051內(nèi)核)、串行EEPROM 24LC01B 、SRAM HY62WT081E、EPM3064ATC100、數(shù)據(jù)總線開關(guān) SN74CB3Q3245、鎖存器 74VHC37

  • 更新時(shí)間:2024-05-09
  • 產(chǎn)品型號:YUY-C12
  • 廠商性質(zhì):生產(chǎn)廠家
  • 訪  問  量:1454

詳細(xì)介紹

品牌育仰科教產(chǎn)地類別國產(chǎn)
應(yīng)用領(lǐng)域文體,電子,電氣,綜合

YUY-C12 創(chuàng)新型自設(shè)計(jì)計(jì)算機(jī)體系結(jié)構(gòu)開發(fā)實(shí)驗(yàn)平臺

一、創(chuàng)新型自設(shè)計(jì)計(jì)算機(jī)體系結(jié)構(gòu)開發(fā)實(shí)驗(yàn)箱實(shí)驗(yàn)平臺架構(gòu)與特點(diǎn)

1、*基于FPGA/CPLD的模塊架構(gòu),結(jié)構(gòu)支持USBGPIF高速傳送,組成如下:

1USB設(shè)備開發(fā)與接口模塊:包含USB核心器件CY7C68013(8051內(nèi)核)、串行EEPROM 24LC01B SRAM HY62WT081E、EPM3064ATC100、數(shù)據(jù)總線開關(guān) SN74CB3Q3245、鎖存器 74VHC373、方口USB接口。

2)平臺接口控制用CPLD模塊:包含EPM3512AQC208主芯片、備頻器DS1080LJTAG下載接口等。

3CPUIP CoreFPGA模塊:包含核心器件EP1C12Q240C8、配置芯片EPCS4、JTAG下載接口等。

4)主存模塊4MB SRAM,由8512K SRAM 62V8400A 組成,1MB FlashBIOSTOS,由AM29LA800BT組成。

5)外圍接口開發(fā)用CPLD模塊:含EPM1270T144C4JTAG下載接口等。

6CPU-BUS擴(kuò)張模塊:含USB雙向差分器MAX3346E、SRAM HY62WT081E

7)以太網(wǎng)接口模塊:含6PT8515、差分驅(qū)動器DS90LV011AH和差分接收器DS90LV012AH。

8)串行通信接口:含MAX232電平轉(zhuǎn)換器和RS232-9接口。

9GPIF接口:含SRAM HY62WT081EIDC-40接口。

10)自設(shè)計(jì)CPU外部接口:含TFT-LCD顯示接口、IDE硬盤接口、LAN接口等。

2、結(jié)構(gòu)靈活,便于擴(kuò)充,適宜各種不同結(jié)構(gòu)CPU和目標(biāo)設(shè)計(jì)

1)*基于FPGA/CPLD的本身使其結(jié)構(gòu)靈活

2)用作CPU/IP CoreFPGA30萬門)和外圍接口的CPLD使用背板轉(zhuǎn)插,方便更換和維護(hù)。

3)作CPUFPGA設(shè)計(jì)了相當(dāng)?shù)膫浞菪盘柌⒘粲休^多引腳連接。提供頂層調(diào)用目標(biāo)的詳盡描述模板和引腳配置文件。

4)接口控制用CPLD(萬門)模塊邏輯描述開放,增改方便、說明詳盡。

3、控制簡單,操作方便,智能化的控制和檢測功能

1)帶有上位主機(jī)的本系統(tǒng)調(diào)試debugWIN2K/XP)軟件,對CPU及其組成的實(shí)驗(yàn)計(jì)算機(jī),具有啟、停,程序加載與校驗(yàn)。

2)在單步、單指、斷點(diǎn)運(yùn)行時(shí),在CPU的跟蹤回收邏輯配合下,debug將自動跟蹤回收顯示CPU內(nèi)部寄存器、總線、狀態(tài)等信息,可及時(shí)發(fā)現(xiàn)錯(cuò)誤。用戶可在CPU的跟蹤回收邏輯里,自己選擇所要看的信息。

3)目標(biāo)CPU可透明使用PC機(jī)的各種外部設(shè)備,在連續(xù)運(yùn)行時(shí)可通過雙機(jī)(主機(jī)與目標(biāo)CPU)通訊(中斷IO方式),輸入實(shí)驗(yàn)計(jì)算機(jī)所需要的數(shù)據(jù),顯示運(yùn)行數(shù)據(jù)、結(jié)果與狀態(tài)。

4 對數(shù)字邏輯或其它系統(tǒng)實(shí)驗(yàn)(包括計(jì)算機(jī)組成原理與體系結(jié)構(gòu)部件實(shí)驗(yàn))時(shí),用debug的讀寫存貯菜單,可對CPU/IP CoreFPGA的空間所設(shè)計(jì)的寄存器進(jìn)行其輸入數(shù)據(jù)和參數(shù)設(shè)置以及讀出目標(biāo)輸出信息。

4、遠(yuǎn)程設(shè)計(jì)

1 操作者可以通過網(wǎng)絡(luò)的XP遠(yuǎn)程桌面進(jìn)行設(shè)計(jì)實(shí)驗(yàn),操作類同,效果一致。

二、創(chuàng)新型自設(shè)計(jì)計(jì)算機(jī)體系結(jié)構(gòu)開發(fā)實(shí)驗(yàn)箱實(shí)驗(yàn)課程項(xiàng)目

A、《計(jì)算機(jī)組成原理》與《CPU設(shè)計(jì)與測試》

CPU各部件設(shè)計(jì)實(shí)驗(yàn)

1、譯碼器

2、簡單指令部件(硬布線控制)

3、16位運(yùn)算器

4、存貯器(用FPGA內(nèi)SRAM

5、FIFO先進(jìn)先出存儲器

68位累加器、雙端口8×4累加器

7、16位電位型移位邏輯

88級嵌套堆棧

9、程序計(jì)數(shù)器

10、時(shí)序邏輯

11、3態(tài)總線等

CPU設(shè)計(jì)實(shí)驗(yàn)

1、自定義8位指令系統(tǒng)CPU,指令形式:RISCCISC、MISC;

2、16位指令8086/86兼容CPU,16-40條或全指令集;

3、MIPS12-16條、32位簡化兼容CPU。

創(chuàng)新CPU設(shè)計(jì)(配套提供教師講課內(nèi)容、實(shí)驗(yàn)文件PPT、學(xué)生作業(yè)內(nèi)容和要求、設(shè)計(jì)參考等整套文檔)

1、LC-3 結(jié)構(gòu)CPU設(shè)計(jì)流程實(shí)驗(yàn)。

2、LC-3 結(jié)構(gòu)并行流水設(shè)計(jì)實(shí)驗(yàn)。

B、《數(shù)字邏輯》

計(jì)數(shù)器、數(shù)碼管譯碼電路、全加器、分頻與系列波、4位數(shù)據(jù)漢明校驗(yàn)、簡化串行通訊等。

C、《計(jì)算機(jī)體系結(jié)構(gòu)》

CPU、共享存貯器、雙機(jī)(M、S)通訊、浮點(diǎn)運(yùn)算器等設(shè)計(jì)驗(yàn)證,外加CPU總線擴(kuò)張板可做橋路、總線轉(zhuǎn)換、存貯管理和控制部件、外設(shè)總體結(jié)構(gòu)等實(shí)驗(yàn)。

外圍設(shè)備接口邏輯設(shè)計(jì)實(shí)驗(yàn)包括IDE、TFT-LCD、LAN、USBRS232、LPT等。

系統(tǒng)BIOSTOS實(shí)驗(yàn)。

D、《硬件描述語言》與《高密度可編程器件應(yīng)用》

VHDL、Verilog、AHD等語言編程設(shè)計(jì)、仿真與下載驗(yàn)證實(shí)驗(yàn)。

E、作為科研開發(fā)硬件邏輯或IP Core設(shè)計(jì)或USB設(shè)備開發(fā)的予驗(yàn)證和培訓(xùn)系統(tǒng)

所有實(shí)驗(yàn)?zāi)繕?biāo)的設(shè)計(jì)均使用硬件描述語言Verilog HDL和在系統(tǒng)可編程器件FPGA/CPLD實(shí)現(xiàn)。實(shí)驗(yàn)中學(xué)生不需要接任何線,專心于設(shè)計(jì)與驗(yàn)證調(diào)試。

實(shí)驗(yàn)過程:目標(biāo)的Verilog HDL邏輯描述編譯通過邏輯模擬仿真(手工、模板)驗(yàn)證在實(shí)驗(yàn)平臺測試下載目標(biāo)邏輯和測試程序數(shù)據(jù)測試驗(yàn)證。

FPGAD/CPLD編程下載提供頂層調(diào)用目標(biāo)的詳盡描述模板和引腳配置文件,為用戶或設(shè)計(jì)者提供極大的方便。

如果是CPU設(shè)計(jì)、體系結(jié)構(gòu)實(shí)驗(yàn),其提高型還包括C語言編寫的指令仿真機(jī)、匯編器或高級編譯器設(shè)計(jì),監(jiān)控程序、BIOS、Tos操作系統(tǒng)設(shè)計(jì)(可與其它相關(guān)課程的實(shí)驗(yàn)配合進(jìn)行)。

FPGA設(shè)計(jì)與編程使用AlteraMAX+PlusII10.2QuartusII4.1-7.2系統(tǒng)。

三、實(shí)驗(yàn)箱配置表

序號

名稱

說明

數(shù)量

1

C12實(shí)驗(yàn)主機(jī)箱

含詳細(xì)技術(shù)指標(biāo)里全部軟硬件

1

2

USB下載線

長1.5m

1

3

方口USB通信線

長1.5m

1

4

交流電源線1根

長1.5m

1

5

短路片

 

30個(gè)

6

配套實(shí)驗(yàn)教材

《CPU設(shè)計(jì)與測試》《計(jì)算機(jī)原理與CPU設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)》

1

附:使用本實(shí)驗(yàn)箱需配套儀器儀表:萬用表

 

 

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